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Microcontrôleurs AVR - Description
Encore relativement peu connus du grand-public et même de
nombreux industriels, les microcontrôleurs de la famille AVR d’Atmel ont
pourtant de nombreux atouts pour séduire l’un et l’autre.
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Tout d’abord, ce sont des microcontrôleurs à
architecture RISC ce qui, à la manière des célèbres PIC de Microchip,
leur confère une puissance et une rapidité d’exécution des
programmes peu commune pour des circuits aussi peu coûteux.
Ensuite, et sur ce point ils se démarquent de
nombreux microcontrôleurs concurrents, tous les circuits de la famille
AVR sont équipés de mémoire de programme de type flash, c’est à
dire encore de mémoire programmable et effaçable électriquement en
quelques secondes.
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Avec eux, vous pouvez donc dire adieu aux antiques
circuits programmables par masque dont il fallait commander plusieurs
milliers de pièces au minimum, ou bien encore au plus récents circuits
à mémoire OTP, programmables électriquement certes mais non
effaçables ensuite !
Bien qu’ils soient parfaitement adaptés à de la
production en série, les microcontrôleurs AVR conviennent aussi à merveille
pour de très petites séries, voire même des productions unitaires. Leurs
possibilités de programmation et d’effacement électrique font aussi
merveille dans le monde du laboratoire d’études, où la mise au point d’un
produit se fait avec une rapidité évidente, ainsi que dans le monde des
amateurs et de l’éducation où toutes les erreurs sont permises sans bourse
délier.
Qui plus est, cette mémoire est programmable en circuit, ce
qui permet comme vous le découvrirez dans cet ouvrage, de programmer ou de re -
programmer le microcontrôleur sans même le démonter de l’application dans
laquelle il est installé.
Enfin, et cela ne gâte rien, la gamme des circuits AVR d’Atmel
est suffisamment fournie pour vous proposer de très larges possibilités de
choix, depuis le tout petit ATtiny à 8 pattes jusqu’aux
« monstrueux » ATmega pouvant contenir jusqu’à 128 K mots de 16
bits de mémoire de programme.
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Sommaire
Avant-propos
Chapitre 1 : Présentation générale
-
Deux architectures concurrentes
-
Les points forts de l’architecture RISC
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Les différentes familles AVR
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Caractéristiques communes générales
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Tableaux de sélection
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Architecture interne
Chapitre 2 : Unité centrale, horloge, reset et interruptions
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Les horloges
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La circuiterie de reset
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Comportement lors d’un reset
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L’unité centrale et ses registres
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Les registres de travail
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Les registres d’état
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Les registres de contrôle
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Les interruptions
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Principes généraux
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Les registres de contrôle d’interruptions de l’unité
centrale
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Pile et pointeur de pile
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Vitesse de prise en compte des interruptions
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Les modes sommeil
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Le mode attente
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Le mode arrêt
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Le mode économie d’énergie
Chapitre 3 : Les ports d’entrées/sorties parallèles
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Un peu d’organisation
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Port parallèle non partagé
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Port parallèle partagé avec la SPI
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Port parallèle partagé avec le comparateur analogique
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Port parallèle partagé avec les timers
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Port parallèle partagé avec l’UART
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Port parallèle partagé avec le convertisseur
analogique/digital
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Port parallèle partagé avec des fonctions diverses
Chapitre 4 : La mémoire EEPROM de données
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Généralités
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Les registres de l’EEPROM de données
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Utilisation pratique de l’EEPROM de données
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Corruption des données en mémoire EEPROM
Chapitre 5 : Le comparateur analogique
Chapitre 6 : Le timer chien de garde
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Qu’est ce qu’un timer chien de garde ?
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Organisation du timer chien de garde
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Utilisation du timer chien de garde
Chapitre 7 : Les timers
Chapitre 8 : L’interface série synchrone ou SPI
Chapitre 9 : L’interface série asynchrone ou UART
Chapitre 10 : Le convertisseur analogique/digital
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Organisation du convertisseur analogique/digital
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Principe de fonctionnement
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Les registres du convertisseur
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Diminution du bruit parasite
Chapitre 11 : Programmation des mémoires de programme et de données
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Généralités
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Programmation parallèle
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Mise en mode programmation
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Effacement du circuit
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Programmation de la mémoire de programme
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Lecture de la mémoire de programme
-
Programmation de l’EEPROM de données
-
Lecture de l’EEPROM de données
-
Programmation des « fusibles » de
configuration
-
Programmation des bits de verrouillage des mémoires
-
Lecture des « fusibles » et des bits de
verrouillage
-
Lecture des octets de signature
-
Chronogrammes de la programmation parallèle
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Programmation série
-
Algorithme de programmation série
-
Interrogation de l’EEPROM de données
-
Interrogation de la mémoire de programme
-
Chronogrammes de programmation série
Chapitre 12 : Les modes d’adressage
-
Adressage direct simple registre
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Adressage direct double registre
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Adressage direct des entrées/sorties
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Adressage direct de donnée
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Adressage indirect de donnée
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Adressage indirect de donnée avec déplacement
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Adressage indirect de registre
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Adressage indirect de donnée avec pré décrémentation
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Adressage indirect de donnée avec post incrémentation
-
Adressage utilisant l’instruction LPM
-
Adressage indirect de la mémoire de programme
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Adressage relatif de la mémoire de programme
Chapitre 13 : Le jeu d’instructions
Annexe
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