Microcontrôleurs PIC 18 - Description et mise en oeuvre

Sommaire détaillé

Avant-propos

CHAPITRE 1 : Présentation générale

1.1 Harvard contre Von Neumann
1.2 Les points forts de l’architecture RISC
1.3 Les différentes familles de PIC
1.4 Dans la jungle des références
1.5 Les différentes mémoires de programme
1.6 Tensions d’alimentation
1.7 Appellations normalisées des diverses pattes disponibles

CHAPITRE 2 : Horloges, reset et timer chien de garde

2.1 Les horloges des PIC
    2.1.1 Les différents types d’horloges
    2.1.2 Horloges à quartz et horloges externes
    2.1.3 Horloges à boucle à verrouillage de phase (PLL)
    2.1.4 Horloges internes
    2.1.5 Cas particulier des PIC 18 à interface USB
    2.1.6 Commutation d’horloge
2.2 Le reset
    2.2.1 Principes généraux
    2.2.2 Circuiterie de reset externe
    2.2.3 Le reset par détection de chute de tension d’alimentation ou BOR
    2.2.4 Schéma interne de la circuiterie de reset
2.3 Le timer chien de garde
    2.3.1 Le timer chien de garde des PIC 18
    2.3.2 Schéma synoptique du timer chien de garde

CHAPITRE 3 : Architecture interne

3.1 Architecture interne
3.2 Organisation générale de la mémoire
    3.2.1 Organisation de la mémoire de programme
    3.2.2 Organisation et fonctionnement de la pile
    3.2.3 Organisation de la mémoire de données
3.3 Les registres de l’unité centrale
    3.3.1 Les registres PCL, PCLATH et PCLATU
    3.3.2 Le registre BSR ou registre de pagination de la mémoire de données
    3.3.3 Les registres INDFx ou registres d’indication d'indirection
    3.3.4 Les registres FSRx ou registres d’indirection
    3.3.5 Le registre STATUS ou registre d'état
    3.3.6 Le registre W ou WREG ou registre de travail
    3.3.7 Le registre STKPTR ou pointeur de pile
    3.3.8 Les registres TOSL, TOSH et TOSU
    3.3.9 Les registres BSRS, STATUSS et WS
    3.3.10 Le registre RCON ou registre de reset
    3.3.11 Le registre OSCCON
    3.3.12 Les registres de configuration
3.4 Les interruptions
    3.4.1 Principe de fonctionnement des interruptions en mode non hiérarchisé
    3.4.2 Principe de fonctionnement des interruptions en mode hiérarchisé
    3.4.3 Les registres INTCON
    3.4.4 Les registres PIEx, PIRx et IPRx
3.5 Le multiplieur câblé

CHAPITRE 4 : Les mémoires EEPROM de données et de programme

4.1 La mémoire EEPROM de données
    4.1.1 Lecture dans la mémoire EEPROM de données
    4.1.2 Ecriture dans la mémoire EEPROM de données
4.2 La mémoire Flash de programme
    4.2.1 Lecture dans la mémoire Flash de programme
    4.2.2 Effacement de la mémoire Flash de programme
    4.2.3 Ecriture en mémoire Flash de programme

CHAPITRE 5 : Les ports d’entrées/sorties parallèles

5.1 Généralités
5.2 Le port A
5.3 Le port B
5.4 Les ports C à L
5.5 Le mode port parallèle esclave ou PSP

CHAPITRE 6 : Les timers

6.1 Le timer 0
6.2 Le timer 1
6.3 Le timer 2
6.4 Le timer 3
6.5 Le timer 4

CHAPITRE 7 : Les modules de capture et comparaison (CCP et ECCP) et de modulation de largeur d’impulsions (PWM et EPWM)

7.1 Le mode capture
7.2 Le mode comparaison
7.3 Le mode modulation de largeur d'impulsions ou mode PWM
7.4 Le registre de contrôle des modules CCP
7.5 Le mode EPWM ou mode PWM étendu

CHAPITRE 8 : Le port série synchrone maître ou MSSP

8.1 Le MSSP en mode SPI
    8.1.1 Fonctionnement du MSSP en mode SPI maître
    8.1.2 Fonctionnement du MSSP en mode SPI esclave
8.2 Le MSSP en mode I2C
    8.2.1 Principes généraux du bus I2C
    8.2.2 Fonctionnement du MSSP en mode I2C
    8.2.3 Fonctionnement du SSP ou MSSP en mode I2C esclave
    8.2.4 Fonctionnement du MSSP en mode I2C maître
8.3 Les registres du MSSP

CHAPITRE 9 : L’interface de communication série synchrone et asynchrone ou EUSART

9.1 L’EUSART en mode asynchrone full duplex
    9.1.1 Emission de données sur 8 ou 9 bits
    9.1.2 Réception de données sur 8 ou 9 bits
    9.1.3 Fonctionnement en mode 9 bits avec détection d’adresse
9.2 L’EUSART en mode synchrone half duplex
    9.2.1 Fonctionnement de l’EUSART en mode émetteur maître synchrone
    9.2.2 Fonctionnement de l’EUSART en mode récepteur maître synchrone
    9.2.3 Fonctionnement de l’EUSART en mode émetteur esclave synchrone
    9.2.4 Fonctionnement de l’EUSART en mode récepteur esclave synchrone
9.3 Les registres de l’EUSART
9.4 Détermination automatique de la vitesse de transmission
9.5 Emission et réception d’un caractère « break »

CHAPITRE 10 : Le convertisseur analogique/digital

10.1 Principe général
10.2 Utilisation du convertisseur en mode normal
10.3 Utilisation du convertisseur en mode SLEEP
10.4 Utilisation du convertisseur avec un module CCP

CHAPITRE 11 : Les comparateurs analogiques, la source de tension de référence et le module de détection de tension

11.1 Les comparateurs analogiques
11.2 La source de tension de référence
11.3 Le module de détection de tension ou HLVD

CHAPITRE 12 : L’interface pour mémoire externe

12.1 Principes généraux et registres de contrôle
12.2 Partage du bus avec les lignes d’entrées/sorties
12.3 Les différents modes d’échange sur le bus externe
    12.3.1 Bus de données en mode 16 bits
    12.3.2 Bus de données en mode 8 bits

CHAPITRE 13 : L’interface pour afficheurs à cristaux liquides

13.1 Principe général
13.2 Horloges et multiplexage
13.3 Génération des tensions de l’afficheur
13.4 Utilisation de l’interface LCD

CHAPITRE 14 : Les interfaces évoluées : CAN, USB, Ethernet

14.1 L’interface USB
14.2 L’interface CAN
    14.2.1 Historique du bus CAN
    14.2.2 Principes généraux
    14.2.3 L’interface ECAN des PIC 18
14.3 L’interface Ethernet

CHAPITRE 15 : Les modes d’adressage

15.1 L’adressage inhérent, « literal » ou immédiat
15.2 L’adressage direct
    15.2.1 L’adressage direct court
    15.2.2 L’adressage direct long
15.3 L’adressage indirect
    15.3.1 L’adressage indirect simple
    15.3.2 L’adressage indirect auto incrémenté ou décrémenté
    15.3.3 L’adressage indirect « PLUSW »
15.4 L’adressage relatif
15.5 L’adressage en mode jeu d’instructions étendu

CHAPITRE 16 : Le jeu d’instructions

16.1 Le jeu d’instructions standard
16.2 Le jeu d’instructions étendu
16.3 Tableaux synthétiques

CHAPITRE 17 : Programmation normale, programmation en circuit ou ICSP et mode « in circuit debugger » ou ICD

17.1 La programmation « haute tension »
17.2 La programmation basse tension ou LVP
    17.2.1 Le passage en mode programmation LVP
    17.2.2 Les contraintes de la programmation LVP
17.3 La programmation en circuit ou ICSP
17.4 Le mode « in circuit debugger » ou ICD
17.5 Les circuits avec un port ICSP et ICD dédié

CHAPITRE 18 : Développement d’applications

18.1 Interfaces matérielles et programmation en langage machine
18.2 Programmation en langage évolué

ANNEXES

A.1 Liste et organisation des registres internes
A.2 Contenu du CDROM
A.3 Adresses Internet utiles